Mentor ModelSim

ModelSim моделирует поведенческий, RTL и gate-level код, обеспечивая повышение качества проектирования и производительности отладки благодаря независимой от платформы компиляции. Технология одноядерного симулятора позволяет прозрачно смешивать VHDL и Verilog в одном проекте. Он обеспечивает беспрецедентный уровень возможностей проверки в эффективном HDL-симуляторе и идеально подходит для проверки малых и средних проектов ПЛИС - особенно проектов со сложной, критически важной функциональностью.